Verilog HDL

硬件描述语言之一
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Verilog HDL，1983年由GDA（Gate Way Design Automation）公司的PhilMoorby首创。[1]是专门用于数字电子系统设计的硬件描述语言。Verilog HDL不仅是一种行为描述的语言，也是一种结构描述的语言。[2]
Verilog HDL最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出商用仿真器Verilog-XL，也使得Verilog HDL迅速得到推广应用。1989年Verilog HDL成为了Cadence公司的独家专利。1990年，Cadence公司公开发表了Verilog HDL，成立OVI（Open Verilog Intemational）组织，并推动了Verilog HDL的发展。IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL1364－1995，2001年发布了Verilog HDLI364-2001。[2]
Verilog HDL拥有广泛的设计群体，资源成熟，非常容易掌握，在亚微米和深亚微米ASIC及高密度FPGA中，Verilog HDL的发展前景很大。中国很多知名企业也选择了Verilog HDL。[1]

基本介绍

Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。